2 IP核的仿真与测试
2.1 SoC的测试策略
SoC芯片的测试比传统的ASIC测试要复杂得多．全面的功能测试通常是不现实的 目前常采用的策略是分别测试所有的电路功能模块在SoC芯片中存在各种不同类型的电路模块，每个模块所要求的测试方式也不相同。SoC芯片中的模块基本可以分为三类：CPU/DSP、存储器模块、其他功能电路模块。CPU/DSP的测试与传统的CPU/DSP测试类似．通常采用边界扫描方式结合矢量测试方式。存储器的测试一般采用BIST测试，比较快捷而容易控制。其他的电路模块按设计难易程度或应用方便性，采用边界扫描或BIST。
2.2 IP核的测试方案
IP核的研究平台有很多种．但一般硬件仿真调试器费用昂贵（几千到数万元），对于普通用户来说难于承受。为此，本文利用免费的IP核进行改写，利用Xilinx ISE开发软件和汇编语言翻译过来的机器码作为测试激励，完成了RISC结构的Xilinx Spartan2系列的FPGA芯片CPU指令的验证和测试方案．具体方案如下：
（1）以VHDL/Verilog语言改写或新写8 bit pipelined RISC 结构之处理器模块、内存控制器模块以及视频控制接口模块．然后通过Xilinx ISE 4.1/5.2、ModelSim完成行为级仿真、综合以及布局布线等。
（2）以某个应用为例将C语言或汇编语言编写的测试算法程序存储在SRAM中．实现嵌入式处理器及视频控制接口并下载到FPGA．从而生成一块可编程的控制器芯片构成一个简化SoC应用。
（3）如果SoC应用成功．则可通过cell-Base Design Flow将其转成ASIC版图．实现流片。
2.3 IP核的验证方法
在芯片的设计流程中设计的验证是一个重要而又费时的环节。在进行Top_Down设计时．从行为级设计开始到RTT级设计再到门级设计相应地利用EDA工具进行各个级别的仿真．行为仿真和RTL级仿真属于功能仿真其作用是验证设计模块的逻辑功能 门级仿真是时序仿真用于验证设计模块的时序关系无论是功能仿真或是时序仿真仿真方法有两种．即交互式仿真方法和测试平台法
（1）交互式仿真方法。该方法主要是利用EDA工具提供的仿真器进行模块的仿真它允许在仿真期间对输入信号赋值，指定仿真执行时间，观察输出波形。当系统的逻辑功能、时序关系达到设计要求后，仿真结束。缺点是输入输出不便于记录归档尤其是输入量比较复杂时，输出不便于观察和比较
（2）程序仿真测试法。就是为设计模块专门设计的仿真程序（也称为测试程序），以实现对被测模块自动输入测试矢量，并通过波形输出文件记录输出，便于将仿真结果记录归档和比较。利用测试程序可以对一个设计模块进行功能仿真和时序仿真。