（2）综合。综合的关键是将 Verilog HDL 的软件转化为硬件电路，使两者进行挂钩，完成综合必须借助EDA 软件的综合器。对供应商提供的某一FPGA/CPLD 产品可针对其源文件进行综合。设计人员设计的逻辑电路图可利用 EDA 软件提供的逻辑综合和优化功能将其自动地转化为门级电路，同时还会生成对应的时序分析文件和网表文件。
（3）布线布局。在综合之后的网表文件利用布局/ 布线适配器针对某一具体的器件进行逻辑映射操作，将其映射操作（包括底层器件配置、逻辑分割、逻辑优化、布线等操作）配置于目标器件中。
（4）仿真。在 EDA 设计中最重要的步骤就是仿真，即是下载编程前，利用 EDA 工具对适配产生的结果进行模拟测试。在EDA 设计过程中仿真可分为两种不同级别的仿真测试，即时序仿真和功能仿真。其中，时序仿真是完全考虑了器件的硬件特性， 并根据适配器产生的网表文件进行仿真，仿真精度较高，因为它最接近于器件的真实运行。功能仿真不会考虑到硬件特性，对设计者所描述的逻辑功能进行仿真，且完全满足设计者的要求。
（5）编程下载。通过仿真验证设计完成后，采用 Byteblaster 下载电缆线以 JTAG 方式将适配生成的下载或配置文件下载至FPGA/CPLD 器件内，方便于硬件的调试和验证。
上述步骤完成后，将统一对整个硬件系统进行测试，以便发现设计中的问题，得到及时的解决。
图1 EDA技术设计流程图
3 EDA 技术的优势及在数字电路课程设计中的应用
由于初学阶段对硬件电路的功能及特性的不熟悉，导致在连接电路时易出错，在检查错误过程中也会浪费大量的时间 和精力，一旦出错，将导致电路出现一些不正常或无法预知的实 验结果，最终使实验失败，甚至还可能会出现损坏电路元器件、实验测试仪器及一些无法预测的安全事故。引入 EDA 后的数字 电路实验可通过用硬件描述语言去描述电路的功能，将硬件采用 “软件”的方式去描述，大大降低了设计时间及设计难度。“自顶向下”的设计理念始终贯穿于 EDA 设计中，而人们也习惯于这种思维方式，因此电路设计的逻辑性较强，同时也便于学习思维的发展和提高。
传统的数字电路采用的是 TTL 逻辑器件进行设计连线，由于实验条件受限，且随着实验教学年限的增加，实验室设备的损坏、老化，需要定期的更新与维护，才能保证正常实验的进行。而电子技术的发展和更新日新月异，实验室的设备需要紧跟时代的步伐进行更新换代，多数学校设备的更新都不能紧跟技术的发展，将直接影响到学生对最新知识的掌握，传统实验的不足可由EDA 仿真软件弥补，只需在计算机实验室安装 EDA 软件即可。当学生熟练的掌握了 EDA 技术之后，可缩短数字电路实验的时间，对于所描述出的电路更容易进行修改与调试，也能激发学生的兴趣，这种将理论与实践联系起来的方式对于理论知识的掌握有很大的帮助。由于 EDA 技术十分广博，在课堂学习之外还留给学生更多的想象空间，学生可通过自主创新，提高对数字电路的创新能力。